电子行业深度报告：HBM，训练侧/推理侧需求的共同焦点-突破存算协同范式下的“存储墙”困境

　　摘要

　　AI算力倍增背景下，“算力墙”日益凸显。在AI训练和推理中，大量矩阵计算需快速内存访问。当内存无法跟上计算速度时，GPU利用率下降，系统性能无法线性随算力提升。内存带宽不足已成为AI领域亟待解决的关键瓶颈

　　HBM（High Bandwidth Memory）采用3D堆叠DRAM和宽总线并行访问设计，相较于传统平面DRAM、GDDR有着高带宽、低功耗、小封装/集成体积的特点

　　堆栈层数定容量，引脚数量、数据传输速率定带宽。从HBM1至HBM3e，单堆栈堆叠层数由最高8层至16层，单DRAM容量上限由16Gb(2GB)至32Gb(4Gb），单颗HBM芯片容量由16GB扩展至64GB。相比于容量扩充，存储带宽上限由于总IO数量扩充至1024，单PIN数据船速速率由1Gbps提升至最高9.6Gbps，单颗HBM存储带宽上限提升至1.2TB/s

　　HBM制造核心工艺涉及TSV、微凸点的垂直互连，TSV工艺约占堆叠封装成本的37%。TSV达到通孔高深宽比理论极限，需通过DRIE+BOSCH工艺以形成垂直通孔；镀铜前，需沉积绝缘层及扩散阻挡层，等离子体增强化学气相沉积(PECVD)+正硅酸乙酯气体（TEOS）+硅烷（SiH4）在AR过高（如15：1）时侧壁薄膜变薄或中断，因此业界探索使用原子层沉

　　积(ALD)来获得更佳的膜覆盖。但ALD的缺陷在于沉积速率慢，设备及材料成本较高。刻蚀完成TSV通孔后，需要进行金属填充以形成垂直导通。目前高性能HBM应用多采用电

　　化学镀铜(ECP)填充TSV。最终，需要通过化学机械平坦化抛光(CMP)去除多余铜并露出TSV铜柱顶面，使其与表面平齐。CMP工艺要精确控制露铜(dishing)程度

　　键合工艺实现多层堆叠，成本敏感度较高；传统回流焊+毛细底填充工艺在随着HBM堆叠层数增加和凸点间距减小（芯片间隙可低至20μm），毛细流动变得困难，容易残留空隙导致应力集中。TCP+NCF通过预先涂布底填充材料来进行键合，由于助焊剂底部清洗难度较大，业界开发出fluxless（无助焊剂）工艺。但热压键合工艺效率较低，无法批量操作。液态模塑底填充使用低粘度、高渗透性的树脂以保证在窄间隙中无死角充填，并且可批量，效率较高或成为主流。混合键合仍处于初步阶段，但高I/O优势显著。D2W方

　　式可以在裸芯良率较低背景下提高封装良率，但效率较低；未来可能出现DRAM层间采用MR-MUF键合工艺，而通过D2W或W2W与基底逻辑Die键合的组合键合方式

　　HBM市场现状及市场规模：根据TrendForce数据，从HBM供应市场角度，SK海力士、三星、美光独占HBM市场，且SK海力士、三星的集中度较高，且相关设备国产化率较低。IDTechEX预测，高性能计算（HPC)硬件市场2025-2035期间将保持13.6%的年化增长率，市场规模将超5810亿美元。其中，95%的HPC将使用HBM技术以满足性能需求，HBM单位销售额预计至2035年，将较2024年增长15倍

　　相关公司：拓荆科技（688072.SH）：薄膜沉积设备+混合键合、盛美上海（688082.SH)：电镀设备达到国际水平、华海清科（688120.SH)：磨削、CMP及清洗一体化

　　风险提示：HBM工艺复杂，涉及产业链设备及产业链仍以海外企业为主，地缘影响较大；AI产业链发展不及预期，对高性能存储需求下降。